作者｜洪雨晗

郵箱｜hongyuhan@pingwest。com在計算機發展的歷史上，計算機效能的提升主要依託於其搭載的處理器的進步，就如從奔騰（Pentium）到酷睿（Core），從推土機（AMD FX）到Zen，而晶片效能的提升則依靠晶片技術的進步，如晶片產業採用的主流方式是提升晶片的先進製程來提升其效能，使晶片製程從14nm到5nm不斷縮小，同樣大小的晶片中裝入更多電晶體來提升其運算能力。蘋果、英偉達也始終是先進製程的追逐者，兩家廠商的算力產品都是委託晶圓代工廠臺積電代工，並爭取其先進製程的產能、緊跟晶片業界最新工藝，可以說兩家最新發布的產品彙聚了晶片產業界目前的工藝水平和技術能力，從近期蘋果及英偉達釋出會上透露的產品資訊可以發現一項驚人的事實——地表最強效能的處理器晶片都採用了“拼裝”工藝。顛覆行業的“拼裝”晶片第一個重磅炸彈是蘋果砸下來的。在市場預期已習慣於同一晶片製程，處理器效能提升在10%到20%之間時，同樣採用臺積電代工的5nm晶片製程的蘋果自研電腦晶片M1 Ultra，硬體效能指標卻遠遠超出僅在半年前釋出的M1 Max。彼時，市場還震驚於M1 Max的芯片面積有432平方毫米，是將近4個M1晶片大小，M1 Ultra則在此基礎上讓晶片的體積再度翻倍。晶片體積的增大意味著其擁有了更多的電晶體，M1 Ultra 共有1140億電晶體，而半年前釋出的M1 Max的電晶體數量為570億，隨之而來的是CPU核心、GPU核心、神經網路引擎數量的翻倍。M1 Ultra支援20個CPU核心、64個GPU核心和32核神經網路引擎，其支援的頻寬達到128GB，每秒運算高達22萬億次。

圖源：蘋果仔細看不難發現，M1 Ultra的各項核心資料基本是上一代產品M1 Max的翻倍，M1 Ultra似乎是將兩塊M1 Max“粘合”在一起，事實也確實如此，M1 Ultra是透過一種名為UltraFusion的封裝技術，將兩塊M1 Max合二為一，透過這種封裝技術，蘋果實現了兩塊晶片之間2。5TB/s的資料傳輸速度。蘋果硬體技術高階副總裁 Johny Srouji 表示：“透過將兩個M1 Max與我們的UltraFusion封裝架構連線起來，我們能夠將蘋果晶片材料擴充套件到前所未有的新高度。”“憑藉其強大的CPU、龐大的GPU、令人難以置信的神經引擎、ProRes硬體加速和大量的統一記憶體，M1 Ultra使M1家族成為世界上功能最強大的個人電腦晶片。”

圖源：蘋果緊接著，英偉達在兩週後扔下另一枚“核彈”。在3月22日英偉達年度GTC大會上，黃仁勳釋出了其稱作“AI工廠的理想CPU”的資料中心專屬CPU——Grace CPU Superchip。Grace CPU Superchip基於Armv9架構，擁有144個Arm CPU核心，其記憶體頻寬達到了1TB/s，據SPECrate®2017_int_base基準測試資料，Grace CPU Superchip的模擬效能得分達到740，是DGX A100的1。5倍（460分）。讓人驚異的是，這款超級晶片同樣由兩塊晶片“粘合”在一起，Grace CPU Superchip由兩塊Grace CPU組成，透過晶片互連技術NVIDIA NVLink-C2C將兩塊Grace CPU連在一起，其實早在去年英偉達釋出的Grace Hopper Superchip就採用了這一技術來連線晶片。

圖源：英偉達不難發現，從蘋果M1 Ultra到英偉達Grace CPU Superchip，都是將兩塊相同的小晶片“拼裝”在一起達到效能的機制提升，這是否意味著未來話大代價緩慢開發2nm、1nm的先進製程得不償失，只需要不斷推晶片就能達到效能的翻倍？那在更早之前這種晶片“拼裝”技術為何沒能成為業界的主流呢？這其實涉及到近年來半導體業界熱度極高的封裝技術chiplet。獨領“封”騷的Chiplet不管是蘋果M1 Ultra使用的UltraFusion封裝架構，還是英偉達採用的晶片互連技術NVIDIA NVLink-C2C，都有涉及相關chiplet之間的互聯互通。NVIDIA超大規模計算副總裁Ian Buck曾表示：“為應對摩爾定律發展趨緩的局面，必須開發小晶片和異構計算。”Ian Buck口中的小晶片正是chiplet，也常被譯為芯粒。它是系統級晶片（SoC）中IP模組的晶片化，透過chiplet技術可以提高良率和降低成本，同時提高設計的靈活度，縮短設計週期。目前的系統級晶片（SoC）並不只是一塊CPU或一塊GPU，而是CPU、GPU、ISP、NPU等多種計算單元都在一塊晶片上，簡單來說，可以把chiplet技術想象成為一塊樂高積木，chiplet則是將這些不同的計算單元模組化，多個chiplet模組可以拼接成一個系統級晶片（SoC），而在過去，一個系統級晶片（SoC）是不能再次切割的。這樣做的好處在於，一塊完整的晶圓可以被分成更多的chiplet，這意味著同樣良率情況下更低的成本消耗。

例如在一片晶圓切割封裝時出現了一個點的損傷部位，直接做成一個系統級晶片（SoC）能切成10塊，假如做成chiplet是100塊，那麼這塊晶圓做成系統級晶片（SoC）的良品率為90%，而做成chiplet的良品率可以達到99%。chiplet除了大幅提高大型晶片的良率、降低設計成本等經濟上的效益， chiplet技術也為異質異構的晶片製造提供了可能，這種模組化的小晶片可以實現不同架構、不同材質、不同工藝節點甚至不同晶圓代工廠生產的產品整合到一塊晶片上，由此快速產生出一個適應不同功能需求的超級晶片。例如，AMD的數幾代產品都採用了“SiP + chiplet”的異構系統整合模式，同時，今年3月的GTC上，英偉達除了釋出Grace CPU Superchip，還推出了Grace Hopper Superchip，它不是由兩塊相同的Grace CPU組成，而是由一個Grace CPU和一個Hopper架構的GPU組成，這些都是chiplet為超級晶片的設計、生產所提供的工藝上的可能。

圖源：英偉達更有人認為以chiplet為代表的先進封裝技術正在成為超越摩爾的關鍵，戈登·摩爾根據自己的經驗在半導體領域做的一個預言：“在最小成本的前提下，積體電路所含有的元件數量大約每年便能增加一倍。（The complexity for minimum component costs has increased at a rate of roughly a factor of two per year）如今據摩爾定律的提出已過去了57年，要想在拇指大小的晶片上做出更多的電晶體與更小的製程，變得越來越困難。從技術上來說就是隨著晶片尺寸的微縮，短道溝效應導致的漏電、發熱和功耗嚴重問題一直困擾著晶片製程的繼續微縮。當材料逼近1nm的物理極限時，量子隧穿效應導致有一定的電子可以跨過勢壘，從而漏電，這個問題對於人類來說暫時是無解的。雖然摩爾定律到現在仍在艱難維持，但產業界也確實意識到了製程不會無限縮小下去，電晶體也不可能無限增加下去，可以說產業界將先進封裝技術提升到與製程微縮同等重要的程度，從晶圓代工廠到封測廠商都在加大對先進封裝技術的投入，從去年開始，先進封裝技術已成為了各大晶圓廠、封測廠商甚至一些Fabless的重點投入領域。

晶片設計成本飆升；來源：UCIe白皮書早在2021年1月，臺積電總裁魏哲家在財報會議上透露：“對於包括SoIC、CoWoS（蘋果M1 Ultra所採用的工藝）等先進封裝技術，我們觀察到chiplet正成為一種行業趨勢。臺積電正與幾位客戶一起，使用chiplet架構進行3D封裝研發。”到了去年6月，封測龍頭日月光宣佈將投入20億美元用於提高其晶圓封裝業務；7月，英特爾公佈了未來製程工藝和封裝技術路線圖，將繼續推動Foveros 3D堆疊封裝技術與EMIB（嵌入式多管芯互連橋）封裝技術的應用；9月，聯電與封測廠商頎邦相互交換股權。在各大半導體廠商的追加投資的熱潮下，chiplet市場也迎來迅猛發展。據Omdia預計，2024年chiplet的市場規模將達到58億美元，到2035年則超過570億美元，市場規模將迎來快速增長。

2018-2024年chiplet市場規模趨勢；來源：Omdia當然，chiplet的實現需要諸多技術介面上的整合，就如上文所說， chiplet可以實現不同架構、不同材質、不同工藝節點甚至不同晶圓代工廠生產的產品整合到一塊晶片上，但不同的晶片廠商其採用的連線協議是不同的，如英偉達Grace CPU Superchip採用的是NVLink-C2C技術、蘋果M1 Ultra採用的臺積電提供的連線協議，英特爾也有自己的授權協議AIB。毫無疑問，各晶片巨頭們正在透過自家的chiplet協議來打造產品生態、搶佔市場，但chiplet技術的出現本來就意在打破不同生態間的壁壘，如果又因其背後的連線協議而造成產業鏈的割裂，可以說是得不償失，於是，就在今年3月初，半導體產業第一個chiplet互聯介面標準化的“橋樑”——UCIe聯盟成了。UCIe是機遇還是洪水猛獸？今年3月2日，英特爾、AMD、ARM、高通、三星、臺積電、日月光等半導體產業鏈廠商，以及Google Cloud、Meta、微軟等網際網路硬體終端企業宣佈了一項新技術標準UCIe（Universal Chiplet Interconnect Express）。簡單來說，UCIe是一個開放的行業互連標準，它定義了各小晶片之間的互聯標準，這意味著半導體產業界正在打造一個標準化、通用化、即插即用的chiplet介面，這個開放標準的推廣無疑將為整個產業帶來巨頭的創新空間，它不僅具有高頻寬、低延遲、經濟節能的優點，還能夠應用於包括計算機、雲邊端、5G、汽車和移動裝置在內的所有領域。

圖源：UCIe白皮書然而，UCIe所制定的行業互連標準雖好，但眼尖的人不難發現創立該聯盟的十大公司中沒有一家是來自中國的企業，尤其是在半導體這樣一個極為敏感的行業，這是不是意味著UCIe產業聯盟要自己搞一個協議在chiplet工藝中自立遊戲規則，那麼新玩家想要加入需要付出什麼代價？是要像對待Arm一樣交授權費，或是又可以被拿來當做“卡脖子”的工具？對國內的晶片企業而言，以chiplet技術為代表的先進封裝正是現下適合長期投入的優質賽道，畢竟短期內國內企業還無法透過自研或是進口來獲取EUV光刻機。雖然，現在我們處於光刻來驅動尺寸微縮的時代，但未來驅動晶片行業繼續往前走的可能是設計與工藝協同最佳化，以及系統與工藝協同最佳化的階段，那麼，先進封裝或是下一次晶片產業洗牌的開端，chiplet成為我國晶片產業彎道超車的一個絕佳技術機會，但如今，UCIe產業聯盟先人一步成立，它未來是否會成為堵在前方的又一座大山？

圖源：UCIe好訊息是，我國的chiplet行業互連標準制也在緊鑼密鼓的準備中，今年3月28日起，中國計算機互連技術聯盟（CCITA）聯合電子標準院、中科院計算所、工信部以及國內多個晶片廠商已完成《小晶片介面匯流排技術》、《微電子晶片光互連線口技術》的標準草案制定，國內涉及小晶片技術的相關企業都可透過CCITA與聯盟反饋草案意見。需要注意的是，中國計算機互連技術聯盟的《小晶片介面匯流排技術》與UCIe聯盟制定的相關標準有著不小的差異，如臺積電引以為傲的CoWoS（蘋果M1 Ultra所採用的工藝）技術，大陸的封測廠目前無法達到。簡單說，《小晶片介面匯流排技術》適合中國晶片產業鏈當前的狀況，偏向成熟製程，UCIe聯盟的相關標準在某種程度上來說更看重chiplet在先進製程上的表現。這當然不是意味著《小晶片介面匯流排技術》就不如UCIe，在中芯國際、華虹半導體等大陸數一數二的晶圓廠無法制造先進製程晶片時，探索更適合當下產業鏈狀況的小晶片互聯技術才顯得腳踏實地。中國計算機互連技術聯盟秘書長、中科院計算所研究員郝沁汾認為國內的chiplet標準可以用更加成熟和低成本的方式做出，由此可替代先進製程的昂貴方案。就在不少人認為未來中國晶片企業加入UCIe聯盟無望，中國半導體產業得再接一記硬招的時候，成立UCIe聯盟的發起者英特爾，在4月2日竟然把一家大陸晶片公司芯原微電子拉入了UCIe聯盟。

圖源：芯原微電子官網芯原微電子究竟是何方神聖？據該公司官網資料，芯原是國內的一家半導體IP供應商，擁有圖形處理器IP、神經網路處理器IP、影片處理器IP、數字訊號處理器IP、影象訊號處理器IP和顯示處理器IP六大類處理器IP核。根據研究機構IPnest統計，芯原是中國大陸排名第一、全球排名第七的半導體IP供應商，目前芯原推出了基於Chiplet架構所設計的處理器平臺，該平臺12nm SoC版本已完成流片和驗證，並正在進行chiplet版本的迭代。中國半導體IP的核心企業加入UCle聯盟意味著什麼現在還很難說清，是好是壞還有待時間驗證，但誰也不敢就此保證UCIe對中國晶片企業將徹底開放，畢竟有著前車之鑑，這不是簡單的選Lightning介面還是Type-C介面的問題，其背後所代表的技術路線、支撐其的產業鏈乃至背後的經濟博弈每一項都不可小覷。唯一能確定的是，國內現已完成草案的《小晶片介面匯流排技術》、《微電子晶片光互連線口技術》不能停下腳步，儘快彙集更多企業，做到國內chiplet技術標註的落地和不斷迭代是一個艱難卻必定要做下去的事情。